SmartDv entwickelt Validierungskomponenten und überträgt seine langjährige Erfahrung in der ASIC-/SoC-Designvalidierung und seine Fähigkeiten in High-Level-Validierungssprachen (HVLs). SmartDV-Validierungsskomponenten sind konfigurierbare und leicht wiederverwendbare Lösungen für HVL-basierte Standardschnittstellen. Derzeit unterstützt SmartDV die Sprachen SystemVerilog, Vera, SystemC, Specman E und Verilog. Alle VIPs unterstützen nativ SystemVerilog, VMM, RVM, AVM, OVM, UVM, Verilog, SystemC, VERA, Specman E und nicht standardmäßige Validierungsumgebungen.
