SmartDv Doğrulama Bileşenleri geliştirir, ASIC / SoC tasarım doğrulamasındaki engin tecrübelerini ve yüksek-seviye doğrulama dillerinde ki(HVLs) kabiliyetlerini aktarır. SmartDV doğrulama bileşenleri, HVL tabanlı standart arayüzler için ayarlanabilir ve kolaylıkla yeniden kullanılabilir çözümlerdir. Şuanda SmartDV SystemVerilog, Vera, SystemC, Specman E ve Verilog dillerini desteklemektedir. Tüm VIP'ler SystemVerilog, VMM, RVM, AVM, OVM, UVM, Verilog, SystemC, VERA, Specman E ve standart olmayan doğrulama ortamlarını yerel olarak destekler.
